THIẾT KẾ PID TỐC ĐỘ CAO PIPELINE ĐA TẦNG KIỂM SOÁT TỐC ĐỘ ĐỘNG CƠ DC TRÊN FPGA

Abstract

Bài báo này trình bày kiến trúc VLSI của PID (Proportional-Integral-Derivative) tốc độ cao pipeline đa tầng để điều khiển tốc độ động cơ DC theo thời gian thực trên FPGA. Nhóm tác giả thiết kế PID theo hướng thiết kế số, với dữ liệu đầu vào 16 bit bao gồm giá trị các hệ số Kp, Ki, Kd và giá trị ngõ vào, kết hợp mạch nhân nhanh Booth multiplier, bộ cộng Carry Look Ahead và xử lý pipelined, cho kết quả ngõ ra 32 bit (có dấu). Thiết kế PID này được đánh giá bằng việc tổng hợp trên FPGA Cyclone II với tần số 148 MHz và xây dựng mô hình kiểm soát ổn định vận tốc quay động cơ DC trên kit FPGA đáp ứng thời gian thực đạt tần số 128MHz.